Allegro Cadence PCB設(shè)計(jì)高級(jí)培訓(xùn) 

 

Cadence培訓(xùn)高級(jí)班將首先讓您了解CB板上出現(xiàn)的信號(hào)反射、串?dāng)_、電源/地平面干擾、時(shí)序匹配以及電磁兼容性等一系列問(wèn)題產(chǎn)生的機(jī)理，并掌握其解決方法；然后講解并上機(jī)練習(xí)Cadence的高速 PCB設(shè)計(jì)與仿真工具SPECCTRAQuest的使用。使您在硬件設(shè)計(jì)過(guò)程中，能夠達(dá)到“設(shè)計(jì)即正確”的目的。

     

 

 

第一階段

1 高速PCB設(shè)計(jì)中的理論基礎(chǔ)

    傳輸線理論、信號(hào)完整性（反射、串?dāng)_、過(guò)沖、地彈、振鈴等）、電磁兼容性和時(shí)序匹配等等。

2 SPECCTRAQuest設(shè)計(jì)流程

    2.1 Pre-Placement

    2.2 Board Setup Requirements for Extracting and Applying Topologies

    2.3 Database Setup Advisor

        —Cross-Section

        —DC Nets

        —DC Voltages

        —Device Setup . ??—SI Models

        —SI Audit

3 拓?fù)浣Y(jié)構(gòu)的抽取與仿真 Extracting and Simulating Topologies 

    3.1 Pre-Route Extraction Setup—Default Model Selection.

    3.2 Pre-Route Extraction Setup—Unrouted Interconnect 

    3.3 Pre-Route Template Extraction

    3.4 SQ Signal Explorer Expert

    3.5 Analysis Preferences

    3.6 SigWave

    3.7 Delay Measurements

第二階段

4 確定和施加約束 Determining and Adding ConstraintsSolution 

    4.1 Solution SpaceAnalysis: Step 1 to 6 

    4.2 Parametric Sweeps.

    4.3 Constraints :

        Topology Template Constraints 

        Switch/Settle Constraints

        Assigning the Prop Delay Constraints

        Impedance Constraint